IEEE / VNU-UET REPOSITORYUET-FET-2026-01
Ngày đăng: 25/10/2026
Tối ưu hóa Pipeline 5-Stage cho Vi kiến trúc RISC-V RV32I trên Xilinx Artix-7 FPGA
Nguyễn Quang Thắng — Khoa Điện tử Viễn thông (FET), Trường Đại học Công nghệ – ĐHQGHN
Tóm tắt—Phân tích kỹ thuật giải quyết Data Hazards và Control Hazards thông qua Forwarding Unit và Dynamic Branch Prediction.
Từ khóa (Index Terms)—;;;.
PDFDOI: 10.1109/VNU-UET.UET-FET-2026-01
ĐỌC TOÀN VĂN →