Tối ưu hóa Pipeline 5-Stage cho Vi kiến trúc RISC-V RV32I trên Xilinx Artix-7 FPGA

Nguyễn Quang Thắng

Khoa Điện tử Viễn thông (FET) — Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội (VNU-UET)

nguyenquangthang8827@gmail.com • github.com/jevkayden • Digital Garden Repository

Tóm tắt—Phân tích kỹ thuật giải quyết Data Hazards và Control Hazards thông qua Forwarding Unit và Dynamic Branch Prediction.

Từ khóa—RISC-V; Verilog; FPGA; Artix-7.

I. Đặt vấn đề

Trong thiết kế vi xử lý hiệu năng cao, kỹ thuật phân tầng đường ống (pipelining) là nền tảng cốt lõi...

TRÍCH DẪN TÀI LIỆU (CHUẨN IEEE)

N. Q. Thang, "Tối ưu hóa Pipeline 5-Stage cho Vi kiến trúc RISC-V RV32I trên Xilinx Artix-7 FPGA," VNU Journal of Science: Comp. Sci. & Comm. Eng., Paper ID: UET-FET-2026-01, 2026. [Online]. Available: https://blog.jevkayden.tech/toi-uu-hoa-pipeline-5-stage-riscv-fpga